半导体行业正进入逻辑技术的转折点，各大晶圆代工厂预计将展示其采用环栅（GAA）场效应晶体管（FET）的2纳米工艺技术。三大厂商——英特尔、三星晶圆代工和台积电——都计划在2026年将2纳米工艺推向市场，分别命名为英特尔18A、三星SF2和台积电N2。这些技术的推出将重新定义高性能计算（HPC）、人工智能（AI）加速和先进移动平台领域的竞争格局。
首批采用 2nm 工艺的芯片将是 PC 和移动 SoC，而非（许多人可能认为的）AI 加速器或 HPC 设备。AI 服务器市场的大部分仍然依赖于先进的 3nm 甚至 4nm 工艺。AMD 的 Venice EPYC 处理器有望成为首款采用台积电 N2 工艺的 HPC 芯片，预计于 2026 年上市。3.5个巨头的混战
奔向2nm，目前主要是英特尔、三星和台积电三巨头的战场。另外，还有个日本Rapidus正在虎视眈眈，我们算他0.5个巨头。
首先看英特尔，今年2月，英特尔率先将自主研发的PC SoC芯片Panther Lake推向市场。早期部署18A芯片并非表明英特尔在晶圆代工领域拥有广泛的领先地位，而是展现了英特尔将先进的晶体管和电源传输创新技术按时集成到出货产品中的能力。
这一成就既具有战略意义，也体现了英特尔自身的内部实力。英特尔能够推进其芯片设计，这反映了其工艺执行能力的提升。此前，英特尔与无晶圆厂公司的合作仅限于微软——其重要的旗舰客户——但仅限于小批量产品。自Panther Lake成功发布以来，英特尔获得了其他客户的支持，其中包括苹果公司，这无疑是一个重要的证明。
英特尔在其 2nm 工艺中进行了两项技术飞跃，可谓冒险之举：GAA 晶体管和通过 PowerVia 早期采用背面供电 (BSP)。虽然 BSP 在电源完整性和扩展效率方面具有长期优势，但也代表着与传统设计方法在结构上的差异。采用 BSP 需要对设计进行大幅重新架构，这限制了习惯于正面供电的客户立即移植到新系统的能力。
相比之下，竞争对手的代工厂预计将推迟 BSP 的实施，预计要到本十年晚些时候，而更广泛的行业采用预计将在 2027 年左右。这种时间上的错位使得英特尔早期部署 BSP 既是优势也是劣势：它有利于早期学习和内部优化，但也提高了寻求近期设计迁移的外部客户的门槛。
其次看三星，他们正在凭借良率恢复获得信誉。
三星现已将其采用 SF2 工艺的 Exynos 2600 智能手机 SoC 推向市场。SF2 对三星而言并非一次技术飞跃，因为三星早在 3nm 工艺中就已采用 GAA 架构。然而，据报道，其早期的 GAA 工艺良率较低。虽然与竞争对手相比，SF2 架构与上一代相比变化不大，但三星似乎已采取措施解决良率问题。这一点体现在其大部分 Galaxy 智能手机中重新采用 Exynos 芯片；上一代 Galaxy 手机主要依赖高通 SoC，这表明三星一直在努力提高良率，以支持自身产品，更不用说外部客户了。三星 SF2 工艺的意义更多体现在商业层面而非技术层面。
再看台积电，他们正在以来规模化执行巩固期领导地位。
所有人都在翘首以盼市场领导者台积电的N2制程技术。这项技术很可能在年底前应用于苹果iPhone。这将是台积电首次应用GAA技术。与三星一样，台积电也不会在这一代产品中采用BSP技术。台积电的声誉建立在其持续按时交付大批量产品的能力之上。
虽然我们预计这一优势将得以延续，但值得注意的是，其最重要的客户苹果公司也已与英特尔展开合作。我们认为这与苹果公司对台积电持续供货能力的任何担忧无关，并且我们预计苹果公司将继续高度依赖台积电的产能。更确切地说，这是“产能紧缩”和尖端制造工艺交货周期过长，以及地缘政治因素共同作用的结果，因为现任美国政府正在推动制造业回归美国本土。
再看Rapidus这个新兴竞争对手。
2027年，另一家新的晶圆代工厂Rapidus将携其2HP工艺技术进军人工智能（AI）和高性能计算（HPC）市场。其HPC业务的发展计划可能与其他主要厂商非常相似。然而，Rapidus在制造工艺方面的经验积累可能不及其他公司。Rapidus能否实现具有竞争力的良率和大规模的生态系统支持仍是未知数，但它的出现反映了地缘政治和供应链方面日益增长的压力，促使先进半导体制造实现多元化。2nm的成功，取决于什么？
这些方法之间的差异正变得越来越清晰。英特尔优先考虑通过BSP集成实现架构创新；三星专注于在早期GAA良率挑战后恢复制造信心；台积电则继续强调执行稳定性和生态系统规模。与此同时，像Rapidus这样的新玩家正在涌现。其结果是，竞争格局不仅取决于晶体管密度，还取决于可制造性、客户迁移路径和供应链弹性。
更重要的是，设计、开发和制造 2nm 及以下的芯片需要一系列全新的商业和技术权衡，从架构构思到制造良率，每一步都会产生更大的影响。
在如此小的尺寸下，缩小器件特征的主要目标是实现每瓦性能的数倍提升，但这并非像在硅片上集成更多晶体管那么简单。在这样的尺寸下，几个原子的偏差，或者信号路径中纳米级的空隙或毛刺，都可能影响性能。导线和金属层变得如此纤薄，任何异常都可能导致意料之外的热梯度和热迁移，从而降低可靠性并缩短器件寿命。此外，诸如光刻胶之类的材料需要极高的纯度，其杂质含量必须以千万亿分之一来衡量。
复杂性在各个层面呈爆炸式增长，并可能在意想不到的地方产生连锁反应。多芯片组件可能包含数百亿甚至数千亿个晶体管、多种不同类型的存储器，以及多层/多芯片布线和供电方案。要管理所有这些组件，无论是在局部还是全局层面，都需要跨越传统壁垒的多个专业领域，并且几乎所有方面都需要多次迭代。
从经济角度来看，几乎所有前沿芯片设计都针对特定供应商或工作负载。财力雄厚的公司能够负担得起这些价格昂贵的先进节点芯片，他们希望芯片能够针对特定数据类型和运行条件进行定制，并且希望能够在多代衍生芯片中利用这种定制化特性。与此同时，代工厂也需要能够将投资扩展到单个客户之外。满足这两方面需求的方法是：在芯片堆叠的底层使用通用金属层（通常需要借助一些非常昂贵的工具和设备进行开发），同时在金属堆叠的上层增加更多定制化元素。
几乎所有这些尖端芯片都是异构的。虽然部分逻辑电路采用 2 纳米或 18 埃工艺，但大多数设计也使用了采用较旧工艺开发的芯片进行封装。混合制造工艺并非新鲜事，但这些组合的规模和潜在影响正变得越来越具有挑战性。像谷歌、特斯拉、微软和 Meta 这样的大型系统公司不断追求更高的性能，这需要比单个光罩所能提供的更大的面积。至少到目前为止，解决方案是将不同的功能划分成芯片组，并使用中介层将它们连接起来，这样每个系统的逻辑密度就比单个光罩大小的 SoC 所能提供的要高得多。但随着芯片组数量的增加，这种方法很容易从一个难题变成一个无法解决的问题。
扩展到最先进工艺节点的最大优势在于降低每平方毫米的功耗。过去，仅仅为了增加晶体管数量而进行工艺扩展——这在FinFET时代之前是提升性能的标准方法——在过去五个工艺节点中带来的性能提升却十分有限。不同代工厂的结果有所不同，但每个节点的性能提升幅度不超过20%（有时甚至只有个位数），而且往往是以牺牲功耗为代价的。这反过来又导致了2.5D架构（在人工智能数据中心内部）的激增，这种架构由通用处理器和高度专用的加速器组成，并通过大型硅中介层连接。
CPU、GPU、DSP、MCU 和 FPGA 属于通用处理器，而 NPU 和 TPU 则用于处理特定数据类型。市面上也出现了一些新型混合处理器，例如 Arm 的新型 AGI CPU 和一些神经形态处理器。但要实现性能的量级提升，需要将多种类型的处理器组合在一起，无论是集成在单个芯片上、封装内连接在一起、安装在电路板上还是机架中。而且，无论采用哪种方式，都需要大量的散热和设备监控，以确保处理器和存储器之间的数据路径畅通无阻。
此外，工艺尺寸缩小到3nm以下会导致栅极漏电流增加，以至于鳍式场效应晶体管（FinFET）存在严重的漏电流问题。这反过来又会增加热密度，加剧散热难题。目前，解决这个问题的方法是采用环栅场效应晶体管（也称为纳米片），但芯片制造商正在研发互补的场效应晶体管工艺，预计将在未来几个埃节点内实现。
总而言之，衡量向2nm工艺过渡的标准将不仅仅在于晶体管密度。良率稳定性、生态系统兼容性、供电架构和制造规模将决定哪些代工厂能够在2nm时代取得成功。随着行业从FinFET时代过渡到GAA时代，竞争不再是谁率先达到新的制程节点，而是谁能大规模可靠地生产出所需的器件。
